Многорежимный бу­ферный регистр.

Много­режимный буферный ре­гистр (МБР) является универсальным устрой­ством и представляет со­бой комбинацию 8-битно-

го фиксатора сигналов, буфера с тремя устойчивыми состояниями и схемы управления, а также триггера форми­рования сигнала состояния внешнего устройства ЗПР. Выход триггера формирования сигнала состояния ЗПР устанавливается в логическую 1 при условии обращения к данной микросхеме, т. е.

ЗПР=ВМ₁*ВМ₂.

Выход этого триггера может быть использован в качестве сигнала запроса на передачу управления внеш­нему устройству или запроса на прерывание программы. Все эти функции реализованы в одной БИС К589ИР12, размещенной в корпусе с 24 выводами (рис. 1.12).

Схема управления имеет два входа доступа ВМ1 и ВМ2, входы сигналов выбора направления (ВН), сброса (СБР} и стробирования (СТРБ). Управление работой МБР осуществляется путем подачи сигнала ВН:

когда на вход ВН поступает сигнал уровня логического 0, схема работает в режиме ввода и информация, посту­пающая на входы, записывается в фиксаторе. Одновре­менно с этим должен подаваться сигнал синхронизации СТРБ. Выходные буфера при этом закрыты. При подаче на вход ВН сигнала уровня логической 1 регистр работает в режиме выдачи: информация через выводы микросхемы передается на приемники.

Рис. 1.12. Многорежимный буферный регистр К589ИР12: а—условное графическое обозначение; б — структурная схема

Микросхема К589ИР12 недаром называется много­режимным регистром, так как она допускает огромное число включений и соответственно множество различных вариантов использования. При включении МБР для конкретного использования следует исходить из логики его внутренних сигналов управления. Как видно из схемы, эти сигналы имеют следующие значения:

1. Возможность записи (ЗАП) входного байта —

ЗАП=ВН*СТР V ВМ₁* ВМ₂*ВН.

Одновременно с этим происходит установка триггера формирования сигнала состояния ЗПР в значение 0.

2. Разрешение выдачи (ВЫД) информации на при­емник —

ВЫД=ВН V ВМ1*ВМ2*ВН.

При сигнале ВЫД=0 входные цепи буфера находятся в высокоомном состоянии, т. е. регистр отключается от приемника информации, в частности от шины данных.

Вход МБР создает нагрузку на шину 0,25 мА, а допу­стимый ток на выходе составляет 15 мА. Поэтому МБР можно использовать в качестве усилителя-формирователя для повышения нагрузочной способности шин адреса и данных. Наличие 8 разрядов в одной микросхеме делает МБР удобным для этой цели, но имеющиеся в его составе триггеры-защелки являются лишними и только увеличивают время прохождения сигнала.

Схема включения МБР в качестве формирователя шины адреса показана на рис. 1.13, а. Постоянный нулевой сигнал на входе ВН и единичный на входе СТРБ обеспечивают постоянное прохождение информации в фик-

Рис. 1.13. МБР в качестве формирователя шины адреса (а) и шины данных (б)

сатор, а подача соответствующих сигналов на входы ВМ1 и ВМ2 позволяет ее передачу на выход. Для шины данных требуется две микросхемы МБР, одна из них рабо­тает только при вводе (чтении), а другая—при выводе (записи) информации (рис. 1.13, б).

Основным назначением МБР является временное хра­нение информации: фиксация, или «защелкивание», дан­ных. С помощью подобной схемы можно реализовать формирование практически всех сигналов, необходимых для работы микропроцессора. Одно из главных и наиболее известных применений МБР — это его использо­вание в качестве системного контроллера, который рас­сматривается в следующем параграфе. Но с помощью МБР могут выполняться и функции многих других эле­ментов микропроцессорной системы управления: портов ввода, портов вывода, контроллеров приоритетных преры­ваний, контроллеров передачи управления (прямого доступа к памяти) и др.

Схема включения МБР для ввода в микропроцессор информации от внешнего устройства показана на рис. 1.14, а. Данные с внешнего устройства поступают на входы Iо—I₇ и сохраняются в фиксаторе, а выходы О₀—O₇ соединяются с соответствующими линиями шины данных. Данные с внешнего устройства поступают на входы Iо—I₇ и сохраняются в фиксаторе, а выходы О₀—O₇ соединяются с соответствующими линиями шины данных. Нужный источник информации определяется с помощью контроллера ввода, подключенного к шине адреса. Сигнал с выхода контроллера ввода, имеющий уровень логического 0, подается на вход ВМ1, а на вход ВМ2 подается сигнал ЧТ с ЦПЭ. Таким образом осуществляет­ся ввод по аналогии с обращением к памяти, при этом в системе не нужен системный контроллер. Если же

Рис. 1.14. МБР в качестве портов ввода (а) и вывода (б)

Рис. 1.15. МБР в качестве контроллера прерываний

осуществляется изолированный (аккумуляторный) ввод, то на вход ВМ2 подается сигнал ЧТВВ с выхода системного контроллера. Как уже указы­валось, контроллер ввода в ком­бинации с буферным регистром образует порт ввода.

Порты вывода образуются подобным же образом (рис. 1.14,6). Биты шины данных поступают на входы I₀-I₇ и запоминаются фиксатором, а с выходов они пере­даются на внешнее устройство. Инверсный выход деши­фратора адреса (-контроллера вывода) соединяется с ВМ1, а на вход ВМ2 подается либо инвертированный сигнал ЗП с ЦПЭ, либо сигнал ЗПВВ с системного конт­роллера.

На рис. 1.15 показано использование МБР в качестве контроллера прерываний. На входе I₀-I₇ подается код команды рестарта RST, по которой микропроцессор осуществляет переход к одной из восьми программ обра­ботки прерываний. Этот код вводится на шину данных по сигналу разрешения прерывания РПР (INTА) с выхода системного контроллера. По сигналу СБР (уровень логического 0) происходит установка всех регистров дан­ной микросхемы в состоянии 0. Поэтому, когда по усло­виям работы системы сброс регистров не требуется, вход СБР блокируется путем подачи постоянного сигнала уровня логической 1.

Предлагаю ознакомиться с аналогичными статьями: